IC-Gerät-Technologien MOSFET

Logik

Mehr komplexe logische Funktionen, wie sie mit UND und ODER- Gatter benötigen Manipulation der Pfade zwischen Toren stellen die Logik. When a path consists of two transistors in series, then both transistors must have low resistance to the corresponding supply voltage, modeling an AND. Wenn ein Pfad besteht aus zwei Transistoren in Reihe, dann müssen beide Transistoren mit geringem Widerstand auf die entsprechende Versorgungsspannung haben, Modellierung einer UND. When a path consists of two transistors in parallel, then either one or both of the transistors must have low resistance to connect the supply voltage to the output, modeling an OR. Wenn ein Pfad besteht aus zwei Transistoren parallel, dann entweder eine oder beide der Transistoren müssen mit geringem Widerstand an die Versorgungsspannung an den Ausgang, Modellierung einer ODER-Verbindung haben.

Shown on the right is a circuit diagram of a NAND gate in CMOS logic. Abgebildet auf der rechten Seite ist ein Schaltplan eines NAND- Gatter in CMOS-Logik. If both of the A and B inputs are high, then both the NMOS transistors (bottom half of the diagram) will conduct, neither of the PMOS transistors (top half) will conduct, and a conductive path will be established between the output and V _ss (ground), bringing the output low. Wenn die beiden Eingänge A und B sind hoch, dann sind sowohl der NMOS-Transistoren (untere Hälfte des Diagramms) wird Verhalten, weder der PMOS-Transistoren (obere Hälfte) dirigiert, und ein leitfähiger Pfad wird V und ermittelt werden, zwischen dem Ausgang _ss (gemahlen), womit die Leistung gering. If either of the A or B inputs is low, one of the NMOS transistors will not conduct, one of the PMOS transistors will, and a conductive path will be established between the output and V _dd (voltage source), bringing the output high. Wenn einer der Eingänge A oder B ist gering, eine der NMOS-Transistoren werden nicht durchführen, einer der PMOS-Transistoren wird, und ein leitfähiger Pfad wird V und ermittelt werden, zwischen dem Ausgang _dd (Spannungsquelle), womit sich die Produktion weiter hoch.

An advantage of CMOS over NMOS is that both low-to-high and high-to-low output transitions are fast since the pull-up transistors have low resistance when switched on, unlike the load resistors in NMOS logic. Ein Vorteil der CMOS über NMOS ist, dass beide low-to-High-und High-to-Low-Output-Übergänge sind schnell, da die Pull-up-Transistoren haben einen niedrigen Widerstand, wenn eingeschaltet, anders als die Lastwiderstände in NMOS-Logik. In addition, the output signal swings the full voltage between the low and high rails. Darüber hinaus wird das Ausgangssignal schwingt die volle Spannung zwischen den niedrigen und hohen Schienen. This strong, more nearly symmetric response also makes CMOS more resistant to noise. Diese starke, fast symmetrischen Antwort mehr macht auch CMOS resistenter gegen Störungen.

See Logical effort for a method of calculating delay in a CMOS circuit. Siehe Logische Anstrengungen für eine Methode zur Berechnung der Verzögerung in einer CMOS-Schaltung.

Beispiel: NAND-Gatter in physikalische Layout

Dieses Beispiel zeigt einen NAND Logikbaustein Darstellung gezogen als physische wie es hergestellt werden. The physical layout perspective is a "bird's eye view" of a stack of layers. Die räumliche Anordnung Perspektive ist ein "Bird's eye view" einer der Lagen-Stack. The circuit is constructed on a P-type substrate. Die Schaltung ist auf einem P-Substrat aufgebaut. The polysilicon , diffusion, and n-well are referred to as "base layers" and are actually inserted into trenches of the P-type substrate. Die Polysilizium- , Diffusions-und n-Substrat gut bezeichnet als "Tragschichten" und sind vom Typ tatsächlich eingefügt in Schützengräben des P-. The contacts penetrate an insulating layer between the base layers and the first layer of metal (metal1) making a connection. Die Kontakte zu durchdringen eine isolierende Schicht zwischen der Tragschichten und der ersten Schicht aus Metall (Metal1) Herstellen einer Verbindung.

The inputs to the NAND (illustrated in green coloring) are in polysilicon . Die Eingänge der NAND (dargestellt in grüner Färbung) sind in Polysilizium . The CMOS transistors (devices) are formed by the intersection of the polysilicon and diffusion: N diffusion for the N device; P diffusion for the P device (illustrated in salmon and yellow coloring respectively). Der CMOS-Transistoren (Geräte) sind die gebildet durch die Kreuzung von Polysilicium und Verbreitung: N Diffusion für die N-Gerät; P Diffusion für die P-Gerät (dargestellt in Lachs und gelbe Farbstoffe jeweils). The output ("out") is connected together in metal (illustrated in cyan coloring). Der Ausgang ("out") wird zusammen aus Metall verbunden sind (dargestellt in Cyan-Färbung). Connections between metal and polysilicon or diffusion are made through contacts (illustrated as black squares). Verbindungen zwischen Metall und Polysilizium oder Diffusion durch Kontakte geknüpft (dargestellt als schwarze Quadrate). The physical layout example matches the NAND logic circuit given in the previous example. Die räumliche Anordnung Beispiel entspricht dem NAND Logikschaltung Beispiel gegeben in den vorangegangenen.

The N device is manufactured on a P-type substrate. Die N-Gerät basiert auf einem P-Substrat hergestellt. The P device is manufactured in an N-type well (n-well). Die P-Gerät wird in einer n-Wanne (n-Wanne) hergestellt. A P-type substrate "tap" is connected to V _SS and an N-type n-well tap is connected to V _DD to prevent latchup . Ein p-Substrat "Hahn" gut verbunden ist V _SS und ein N-Typ _N-DD ist verbunden V zu verhindern Latchup .